PROBLEMAS RESUELTOS SOBRE ÁLGEBRA BOLEANA ( III )

PROBLEMA: La Tabla de Verdad para un circuito lógico es la siguiente:

¿Cuál es el diagrama para el circuito de acuerdo con esta Tabla de Verdad?

En este caso, puesto que hay menos unos que ceros, es más conveniente diseñar alrededor de los unos, o sea usando minterms. Obtenemos primero de la Tabla de Verdad los minterms requeridos:

La salida está dada por:

Salida = f₂ + f₅

Salida = A·B·C + + A·B·C

El diagrama del circuito correspondiente es como se muestra a continuación:

PROBLEMA: Diseñar un "OR-exclusivo" de tres entradas obteniendo primero su expresión de salida a partir de una Tabla de Verdad y dibujando a continuación el circuito requerido. Diseñar alrededor de los "ceros" (usando maxterms). No es necesario simplificar la expresión Boleana obtenida.

Puesto que en un "OR-exclusivo" la salida es "0" únicamente cuando todas las entradas son iguales, la Tabla de Verdad requerida será la siguiente:

Diseñando alrededor de los ceros, obtenemos por medio de maxterms la siguiente expresión de salida:

Salida = f₁f₈

Salida = (A + B + C) ∙ (A + B + C)

El circuito correspondiente a la expresión obtenida es el siguiente:

PROBLEMA: Obtener la Tabla de Verdad del siguiente circuito; y a partir de la misma obtener la salida en función de los minterms.

Considerando todas las combinaciones posibles de "unos" y "ceros" en las entradas A y B obtenemos la siguiente Tabla de Verdad:

Notamos que esta configuración produce un "1" a la salida siempre que ambas entradas son iguales.

El circuito anterior frecuentemente se representa de la siguiente manera:

Esta función es conocida comúnmente como la función NOR-EXCLUSIVO y al igual que su contraparte el OR-EXCLUSIVO también juega un papel importante dentro de los circuitos lógios. Su salida está dada por la expresión:

Salida = f1 + f4

Salida = A·B + AB

PROBLEMA: La siguiente Tabla de Verdad corresponde a una configuración con salidas múltiples. Obtener un diagrama para dicha configuración que produzca la Tabla de Verdad mostrada.

Obtenemos primero una expresión para la salida H₁ usando minterms por conveniencia (para H₁ hay más maxterms que minterms; sólo hay dos minterms):

H₁ = ABC + ABC

Obtenemos ahora H₂ usando maxterms por conveniencia (para H₂ hay más minterms que maxterms; sólo hay dos maxterms):

H₂ = (A + B + C)(A + B + C)

Removiendo los paréntesis y simplificando lo más posible:

H2 = AA + AB + AC + B·A + B·B + B·C + CA + CB + CC

H2 = AB + AC + A·B + B + B·C + AC + BC

H2 = AB + AC + B(A + 1) + B(C' + C) + AC + AC

H2 = AC + AC + B

El diagrama de este circuito será como el que se muestra a continuación:

Obsérvese con detenimiendo la forma en la cual fue construído este circuito lógico de salidas múltiples. Primero se construyó un arreglo simétrico de líneas horizontales del cual se pueden obtener de inmediato en forma selectiva las señales A, A, B, B, C y C. Con este acomodo, no fue ningún problema el obtener de las líneas horizontales los términos ABC y ABC usados para obtener la salida de H₁, así como los términos AC , AC y B, usados para obtener la salida de H2, con el simple recurso de tender líneas verticales desde los puntos seleccionados hacia los bloques AND en donde se producirán los productos selectivos de los términos, tras lo cual fue asunto fácil enviar los resultados intermedios hacia los bloques OR para obtener el resultado final. Este acomodo selectivo de líneas horizontales y verticales asemeja el arreglo rectangular de renglones y columnas que un matemático conoce como una matriz, aunque aquí estamos utilizando el término con una connotación meramente gráfica. Este arreglo se puede extender fácilmente hacia circuitos lógicos con una mayor cantidad de entradas y con una mayor cantidad de salidas. Cuando en un circuito lógico tanto las líneas de entrada como las líneas de salida del circuito son numerosas, en vez de perder lamentablemente el tiempo tratando de encontrar el circuito lógico óptimo que requiera la menor cantidad posible de bloques OR, NOT y AND, es mil veces preferible y mucho más económico recurrir a un arreglo similar al mostrado arriba implementado en un circuito integrado de bajo costo conocido como el ROM (el cual será estudiado posteriormente más a fondo en otro capítulo), en el cual los puntos de "conexión" de las líneas horizontales con las líneas verticales son seleccionados según se requiera ya sea por un proceso de "soldadura" interna de los puntos o por un proceso de "quema de fusibles" internos hasta llegar a lo que se desea. Ello sin tener que recurrir a lo que de otra manera sería un problema pesado en la simplificación de un circuito lógico de salidas múltiples con la finalidad de utilizar la menor cantidad posible de componentes.


PROBLEMA: El sistema de conteo binario es un excelente método para generar diagramas de tiempos que contienen todas las combinaciones posibles de "ceros" y "unos" necesarias para probar circuitos lógicos con varias entradas. Construír un diagrama de tiempos para probar un circuito lógico con entradas A, B, C y D.

A continuación tenemos el siguiente conteo binario para las cuatro variables:

Los contenidos de esta tabla se pueden vaciar directamente en un diagrama de tiempos múltiples para obtener los diagramas de tiempo de cada una de las entradas "alineados" de forma tal que se vayan produciendo al ir de un tiempo a otro todas las combinaciones posibles de "unos" y "ceros":

PROBLEMA: El diagrama de tiempos en lógica positiva de un circuito se muestra a continuación. ¿Cuál es la configuración del circuito? (Todas las combinaciones posibles están contenidas en el diagrama de tiempos).

Para la resolución de este problema, construímos primero la Tabla de Verdad directamente a partir del diagrama de tiempos proporcionado:

En este caso, puesto que hay menos "unos" que "ceros", es más fácil obtener el circuito deseado por medio de minterms (diseñando alrededor de los unos):

Salida = f₁ + f₃ + f₄

Salida = A·B·C + A·B·C + + A·B·C

El diagrama del circuito es el siguiente, construído directamente a partir de la expresión obtenida:

PROBLEMA: En los siguientes dibujos representativos de relevadores electromecánicos como los que fueron introducidos al principio del segundo capítulo de este libro (Las Tres Funciones Lógicas Básicas):

tenemos en el extremo superior izquierdo un relevador inactivo (obsérvese que la entrada es un "0", indicando con ello la aplicación de cero voltaje a la bobina del relevador) con lo cual el voltaje +V pasa a las dos salidas complementarias del relevador como "1" y como "0" de la manera mostrada, mientras que en el extremo superior derecho tenemos al mismo relevador energizado (obsérvese que la entrada a la bobina del relevador es un "1") con lo cual su contacto normalmente cerrado se abre y su contacto normalmente abierto se cierra, invirtiéndose los valores "1" y "0" en sus salidas complementarias. Tomando esto en cuenta, analizar el comportamiento del circuito formado por los tres relevadores electromecánicos cuyas entradas son A, B, C, D y E, y cuya salida es OUT.

Nuestro análisis comienza con el relevador electromecánico cuyas entradas son A y B, y cuya salida denominaremos Y_AB. Si A=0 el relevador estará inactivo, y si A=1 el relevador será energizado dejando pasar el valor que tenga B a la salida Y_AB. Obsérvese que la salida Y_AB sólo puede ser "1" si tanto A como B son "1", de lo contrario será "0". Esto es una función AND, y la salida será Y_AB=AB, la cual alimenta a la bobina del segundo relevador electromecánico, el cual exhibe un comportamiento idéntico al del primer relevador, ya que tanto la entrada Y_AB a su bobina como el valor de C tienen que ser ambos "1" para que la salida del relevador que denominaremos Y_C sea "1", lo cual es también una función AND. Con esto tenemos que:

Y_C = Y_ABC = ABC

Nos queda un problema al considerar la salida del tercer relevador electromecánico con entradas D y E, la cual está conectada al mismo punto eléctrico de la salida del circuito OUT al cual está conectada también la salida Y_C del segundo relevador. No nos lleva mucho tiempo darnos cuenta que si C=1 y E=0 o bien si C=0 y E=1, en caso de energizarse ambas bobinas del segundo y del tercer relevador se creará un corto circuito en OUT, aterrizando directamente un voltaje de "1" a tierra. Hay dos formas de evitar este cortocircuito. La primera es haciendo que las entradas C y E sean iguales todo el tiempo, lo cual requiere que C=E. Y como la salida del tercer relevador es Y_DE=DE, entonces la salida lógica del circuito será:

OUT = DE = DC

La otra forma de evitar un cortocircuito es añadiendo diodos rectificadores en las terminales C y E (que podríamos suponer vienen ya añadidos desde antes y por ello no aparecen en el diagrama del circuito) con lo cual aunque C y E tengan valores lógicos diferentes no habrá ya un cortocircuito. En este caso, los diodos rectificadores convertirán la juntura en una conexión OR cuya salida será:

OUT = Y_C + DE

OUT = ABC + DE

PROBLEMA: En el texto principal del capítulo anterior se había hablado acerca de la "lógica alambrada" (wired logic), la cual permite que las salidas de aquellas funciones lógicas que hayan sido fabricadas bajo la tecnología del transistor con "colector abierto" se puedan conectar directamente al mismo punto, actuando el punto de juntura como una función AND para las salidas producidas por los bloques lógicos, destacándose estos componentes con el símbolo de un diamante con una barra horizontal debajo del mismo dibujado dentro de tales bloques lógicos, cerca de las salidas de los mismos, como lo mostró el ejemplo de los dos NOTs conectados de la siguiente manera:

En dicho ejemplo, la salida de cada NOT es A y B, respectivamente, y como la lógica alambrada se encarga de efectuar una operación AND sobre dichas salidas, la salida común del circuito será igual a Y=( A)(B) o bien Y=A+B utilizando las leyes de DeMorgan, con lo cual queda evidenciado que este circuito se comportará como un NOR. Obtener la expresión Boleana para las salidas de los siguientes circuitos, notándose que se están utilizando componentes con "lógica de colector abierto". Se sobreentiende que del punto de juntura común en la salida Y hay una resistencia conectada hacia el polo positivo de la fuente de voltaje:

1)

2)

3)

En el primer caso, la salida de cada NOR es A+B y C+D, lo cual es "multiplicado" operación AND por la lógica alambrada, con lo cual la salida del circuito será:

Y = A+B ∙ C+D

En el segundo caso, la salida de cada NAND es A·B y C·D, lo cual es " multiplicado" en operación AND por la lógica alambrada, con lo cual la salida del circuito será:

Y = A · B ∙ C · D

En el tercer caso, la salida del circuito será:

Y = (A + B) ∙ C · D

PROBLEMA: El Medio Sumador.- Dadas las palabras A=0011 y B=0101 (las cuales contienen todas las combinaciones posibles de "unos" y "ceros" para dos terminales de entrada A y B de un circuito lógico), y llevando a cabo una suma aparejada de cada bit sin afectar los bits restantes, o sea una suma individual bit-por-bit, encontrar el bloque básico requerido para poder sumar en el sistema binario (¡esta no es una suma Boleana, es una auténtica suma aritmética!). Encontrar también las ecuaciones Boleanas correspondientes a este tipo de circuito.

Sumando las palabras dadas bit por bit sin afectar los bits restantes, ni los que están a la izquierda ni los que están a la derecha, tendríamos la siguiente situación en nuestras manos:

Esto lo podemos leer de la siguiente manera comenzando con los bits del extremo derecho, A=1 y B=1. Procediendo en forma idéntica a la manera en la cual llevaríamos a cabo la suma en nuestro sistema decimal, con la única variante de que el sistema de conteo es binario en lugar de decimal, diríamos lo siguiente: "1 más 1 es igual a 10 -recuérdese que esta sí es una suma binaria; entonces anotamos 0 y llevamos 1". Resulta obvio que vamos a requerir de dos terminales de salida, una terminal que denominaremos "Anotar" (en inglés a esta terminal se le llama Sum o simplemente S) y una terminal de "Llevar" (en inglés a esta terminal se le llama Carry o simplemente C), con los valores Anotar=0 y Llevar=1 para A=1 y B=1. Para la combinación de bits A=1 y B=0 decimos "1 más 0 es igual a 1; entonces anotamos 1 y llevamos 0", con lo cual las salidas deben ser Anotar=1 y Llevar=0. La combinación de bits A=0 y B=1 tiene un efecto similar. Por último, la combinación de bits A=0 y B=0 simplemente produce los valores Anotar=0 y Llevar=0. Con esto, tenemos todas las combinaciones posibles para poder construír una Tabla de Verdad para un circuito con dos entradas A y B y dos salidas Anotar y Llevar.

Para realizar las operaciones "Anotar" y "Llevar", se requiere un OR-exclusivo para la operación de "Anotar" y se requiere de un AND para la operación de "Llevar", según se puede observar arriba. El diagrama para el circuito requerido es el siguiente:

Las ecuaciones Boleanas para el Medio-Sumador, conocido en inglés como el Half-Adder, serán:

Anotar = AB + AB

Llevar = AB

El bloque anterior frecuentemente se simplifica de alguna manera como la siguiente, encerrándolo en una "caja negra":

Como se indica arriba, dicho bloque se conoce como el Medio-Sumador y desempeña un papel importante como tal en su función.

Usando dos Medio-Sumador y un OR, se puede construír un Sumador-Completo que lleve a cabo la suma binaria (no la suma boleana) de dos bits A y B, siendo éste el bloque fundamental de todos los sumadores electrónicos usados en la actualidad, y siendo la base fundamental de la Unidad de Aritmética y Lógica ALU (Arithmetic Logic Unit) de cualquier computadora.